http://www.facebook.com/yudha.pradipta.1

Monday 25 October 2010

0
Program D Flip-Flop pada VHDL

Sebuah contoh program vhdl dari D flip-flop edge triggered positif dengan asynchronous Reset:

library ieee;
use ieee.std_logic_1164.all;
entity DFF_RST is
     port (CLK, RESET, D : in std_logic;
           Q : out std_logic);
end DFF_RST;

architecture BEHAV_DFF of DFF_RST is
begin
DFF_PROCESS: process (CLK, RESET)
     begin
           if (RESET = ‘1’) then
                Q <= ‘0’;
           elsif (CLK’event and CLK = ‘1’) then
                Q <= D;
           end if;
     end process;
end BEHAV_DFF;





Sumber : http://www.seas.upenn.edu/~ese201/vhdl/vhdl_primer.html#DFlipFlop

0 komentar:

Post a Comment

Silahkan berkomentar, namun tetap jaga kesopanan dengan tidak melakukan komentar spam, dan tuliskan nama jelas.

 
BASIC IT | © 2010 by DheTemplate.com | Supported by Promotions And Coupons Shopping & WordPress Theme 2 Blog